新闻都看了吧诸位？

就昨天早上，上海 ISCAS 大会上华为发布了一新定律，叫“韬（τ）定律”，何庭波躬行讲的如故。

然后这事儿就全网刷屏了，东谈主民日报都出了特意报谈，说它是"中国在全球半导体领域初次提议的指引原则"。

海外的彭博社、路透社也都立时紧跟，发了著作先容华为的新定律，说华为晓谕芯一刹间赢得了冲破，将舒缓与台积电的差距。

排不排面你就说。

不外光听这宣传，想必不少差友跟我一样立志结束都运行议论，你这玩意听着很吊，但它到底是干啥的呢？

哥们儿今一天亦然没闲着，特意把东谈主家这演讲，时间白皮书，以致把华为刚公开的一份芯片专利都翻了一遍。

看完之后吧，emmm怎样说呢，这事如实是真挺强的，但也莫得某些自媒体吹的那么离谱。

先说论断：τ定律莫得爆杀台积电，也莫得推翻摩尔定律。

准确说它可能也不该叫定律，而更像一套工程措施论，一个新的坐标系。但它亦然中国芯片在往前冲的进程中，总结出来的难得的体系化干货。

也很可能是我们在半导体领域，争夺谈话权的运行。

这事儿吧，还得从摩尔定律运行说，且听我从新掰扯。

这摩尔定律预料差友们都很熟了。

1965年，英特尔的戈登·摩尔预计集成电路上的晶体管数每两年翻一番。这个预计其后酿成了通盘半导体产业的发展节拍，系数东谈主按这个节律走了几十年。意旨很简便，晶体管越小，运算越快，也就更省电更低廉。

但从7纳米往后，这条路越走越良友了。

因为这就好比一裤衩子，小到一定进程电子就兜不住了，兜不住就窜，然后就走电，电压下不去。不竭舒缓不是不成，但性能擢升越来越有限。

完事儿这玩意还花钱，造一颗2纳米级别的芯片，光遐想资本几亿好意思元起步，再加十几亿的EUV光刻机折旧，摊到每片晶圆上，单元晶体管资本随机候反而更贵了。

是以不光是咱今天说华为，通盘行业都濒临这问题，都在议论着咋整。

那有东谈主就问了，现时不都还在卷5纳米3纳米2纳米吗，东谈主家怎样都作念得到？

这个其实是等效制程，固然物理上如实作念不下去了，但通过通过多样骚操作，纠正工艺遐想、优化结构，性能上如故不错擢升的，把擢升后的性能等效成摩尔定律算出来的数字就行了。

你像台积电，Intel，三星就搞了GAA，FinFET 这些优化。

至于没法等效的，也通过封装时间来尽量拉高性能，比如AMD搞大芯片拆分的Chiplet，苹果M系列上也用了长入内存架构，民众是各有各的高作。

但问题就在这：民众的招都不一样啊，你说你等效3纳米，他说他等效2纳米，你俩怎样比呢？

只看尺寸的老传统，其实早就名存实一火了。通盘行业在摩尔定律之后，其实一直缺一把新尺子。

判辨了这个前提，咱才智知谈华为为什么要作念τ定律。

说到τ定律，τ这个东西其实不难判辨，等于信号从一种气象切换到另一种气象需要的时分，

τ越小，0和1切得越快，频率越高，芯片就越快。是以这摩尔定律说白了，实质亦然靠舒缓晶体管尺寸，同等面积里塞进更多策画单元，来让运算时分变短，提高效果。

那我径直量度怎样镌汰时分不就行了吗？！！

这等于τ定律的中枢念念路：把优化主见从几何尺寸，切换到时分常数τ。

具体来说，华为提议在策画系统的每一层界说一个τ。

比如在器件层，τ不错是晶体管本人的开关蔓延，靠优化沟谈材料、栅极结构来压缩。 而在电路层，τ则是逻辑门之间的信号传播蔓延，靠镌汰走线、抑止RC负载来优化。

至于在芯片上，τ主要指片上汇注和存储探访蔓延，靠高带宽内存、近存策画来减少。在终末的系统层面，芯片与芯片之间的通讯蔓延亦然τ，靠光互连、长入总线架构不错镌汰。

这四层不是各优化各的，而是协同联动，上一层的τ改善不错开释下一层的瓶颈。

用何庭波论文原话说等于，这是"自登纳德缩放定律以来，首个在通盘策画栈征战长入优化主见的缩放旨趣"

除此以外，论文里也用一个公式给出了不同场景下的τ迭代倍率：

坐蓐训戒标明，关于功耗受限的出动征战，a约为每年1.3倍；关于安全要道型自主系统，约为每年1.5倍；而关于东谈主工智能使命负载，小九直播由于婉曲量径直滚动为经济价值，a可高达每年10倍。

总结等于，τ定律不是华为蓦的发明了什么黑科技，而是给行业里照旧存在的多样时间找了一个长入的评释注解框架和优化坐标。

管你是什么先进制程、3D堆叠、如故HBM、光互连，只消能减少要道恭候时分的，都是在优化τ。

以后看谁先进，毋庸只比几纳米了，径直比τ就结束。

然则吧，意见讲得再好也得看疗效。

从2023年麒麟9000S到2025年麒麟9030 Pro，主频从2.6GHz涨到2.75GHz，一年0.05GHz，嗅觉就有点挤牙膏。

但本年下半年的新一代麒麟芯片，主见径直拉到了3.1GHz，2029年主见到了4GHz。咱就单从纵朝上比拟，不错说这τ定律如实发功了，果然有擢升。

天然也得评释晰的是，哪怕到了2029年，4GHz峰值频率和苹果A19 Pro的4.26GHz如故有差距的。

关联词在莫得EUV光刻机、被制裁Debuff叠满的条款下，这个高出速率本人也值得表扬。

按照华为的说法，他们能完毕这个提速靠的是LogicFolding逻辑折叠时间。

简便来说，传统芯片基本就像一张摊开的山东煎饼，系数逻辑单元都铺在澌灭个平面上。门电路A要跟B通讯，就得在平面上拉线。

这俩离得越远线就越长，电阻电容就会越大，不仅耗电还影响信号速率。

逻辑折叠的念念路等于，既然平面上太远，那就把它折起来不就结束？

把原本摊在一个面上的逻辑电路，折到高下两层以致更多层里去，原来需要绕一大圈的线，现时径直坐电梯，线变短了，信号恭候时分就少了，功耗也随着降，怎样折都省电。

按官方数据，光靠这一手折叠，在没换工艺的情况下，新一代麒麟芯片的晶体管密度从155 MTr/mm²跳到了238 MTr/mm²，P核能效擢升41%，最高频率提高13%。阶梯图拉到2031年，等效制程能达到1.4nm。

不外一位芯片行业的工程师向我们先容说，由于华为的晶体管密度策画算法和行业主流有所互异，换算过来粗略对应台积电5纳米到3纳米之间的水平，跟三星3纳米有的一比，暂时还比不外台积电的3纳米。

不外话说总结，τ定律背后的这些时间标的，如实不单要华为一家在作念。

原商汤智能产业量度院院长田丰在摄取媒体采访时就提到，RC蔓延本人是半导体物理里的常见意见，Intel、台积电、三星的先进封装阶梯，相同在压缩互连RC蔓延。

台积电的SoIC、Intel的Foveros、三星的X-Cube，实质上也都是在想办法用堆叠镌汰信号的恭候时分。即便时间细节不一样，也评释不是只消华为一家在作念折叠。

说白了，后摩尔时期民众都意志到光卷纳米数不够用了，各家其实都在往访佛的标的摸，但要道是此前莫得东谈主特意把它索求出来，站在IEEE的讲台上喊一嗓子说这是个定律。

是以再说一遍，τ定律不是发明了新的物理旨趣，它的孝顺在于把行业里照旧存在的这些标的，系统化成了一个长入的框架。

至于名字应不应该叫定律，那我合计其实也不垂危（因为摩尔定律严格来说也不算定律而是训戒），垂危的是这个念念路本人成不诞生。

说真话，华为被制裁六年，莫得EUV光刻机，在有限工艺上硬是把封装架构、跨层布局、散热处治、供电分拨、系统协同这些内功练了出来，量产了381款芯片，遮蔽了手机、AI、汽车、一众基础措施。

不论你对这家公司有什么看法，这些工程履行都是莫得演叨的。

况兼要是改日有一天EUV光刻机真搞出来了，麒麟芯片的底座能换成更先进的工艺，到时候华为照旧练了好几年了内功可能才会真实开释出来。

除了这些，τ这个东西吧，它真实横暴的所在可能不在时间，而是有点去中心化，把民众从摩尔定律的念念想钢印里自若出来。

往常民众都围绕制程纳米数这一个计算卷生卷死，卷到其后这个数字跟本质照旧脱节了，还要用模拟的数字来整个算，这不滑稽嘛。

而在这个τ框架下，每个场景按我方的需求优化τ，这比系数东谈主都只卷纳米数更本质。况兼这个念念路要是被行业摄取，弥远影响会比任何一项具体的时间都大。

是以我们合计，对这件事最合理的气派是这么的。

阶梯确切，主见激进，但不是皆备没谱。

总之，半导体这个行业，从来不是只消一条路不错走。在系数东谈主都在摸索后摩尔时期标的的阶段，能拿出一套体系化谜原来人，就照旧是一种才智了。

也许名字叫定律有点夸张，也许它也不一定立时让国产芯片杰出早先进制程。

但在被制裁、莫得EUV等等多样Debuff叠满的情况下，华为给出了一套有工程考证的、有硅片数据救助的解围旅途。

有了明确的表面标的，有了经过量产侦查的时间阶梯，民众拧成一股绳往一个标的用力，我们的芯片产业也许还能迸发出不少东谈主遐想不到的后劲。

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